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多芯片堆叠封装技术


  随着信息数据大爆炸时代的来临,市场对存储器的需求持续增长。在芯片成品制造环节中,市场对于传统打线封装的依赖仍居高不下。市场对于使用多芯片堆叠技术、来实现同尺寸器件中的高存储密度的需求也日益增长。这类需求给半导体封装工艺带来的不仅仅是工艺能力上的挑战,也对工艺的管控能力提出了更高的要求。

  作为半导体封测领域领军企业,长电科技在多芯片堆叠封装技术领域有哪些创新实践?本文中将介绍其技术优势、工艺和管控能力等内容。

  图1是两个不同类型的存储器封装的侧视图,从其封装结构我们可以看出,两个封装都是由多个芯片堆叠而成,目的是为了减少多芯片封装占用的空间,从而实现存储器件尺寸的最小化。其中较关键的工艺是芯片减薄、切割,以及芯片贴合。

  从市场需求来看,倒装封装(FC)和硅通孔(TSV),以及晶圆级(wafer level)的封装形式可以有效地减小器件尺寸的同时,提高数据传输速度,降低信号干扰可能。但就目前的消费类市场需求来看,还是基于传统打线的封装形式仍占较大比重,其优势在于成本的竞争力和技术的成熟度。

  长电科技目前的工艺能力可以实现16层芯片的堆叠,单层芯片厚度仅为35um,封装厚度为1mm左右。

  主要针对较厚的芯片(厚度需求>

  60um),属于较传统的封装工艺,成熟稳定。晶圆在贴上保护膜后进行减薄作业,再使用刀片切割将芯片分开。适用于大多数的封装。

  主要针对38-85um芯片厚度,且芯片电路层厚度>

  7um,针对较薄芯片的需求和存储芯片日益增长的电路层数(目前普遍的3D NAND层数在112层以上)。使用刀片先将芯片半切,再进行减薄,激光将芯片载膜 (Die attach film)切透。适用于大部分NAND 芯片,优势在于可以解决超薄芯片的侧边崩边控制以及后工序芯片隐裂(die crack)的问题,大大提高了多芯片封装的可行性和可量产性。

  主要针对35-85um芯片厚度,且芯片电路层厚度

  <7um,主要针对较薄芯片的需求且电路层较少,如dram。使用隐形激光先将芯片中间分开,再进行减薄,最后将wafer崩开。适用于大部分dram wafer以及电路层较少的芯片,与dbg相比,由于没有刀片切割机械影响,侧边崩边控制更佳。芯片厚度可以进一步降低。

  1)芯片位置精度:由于多芯片堆叠的缘故,芯片贴合位置与芯片和芯片间的距离控制成为了工艺要点和难点。高精度贴合机台的引入,使得阶梯状一次性多芯片贴合精度可以保证在(+/-15um),可以有效地降低工艺良率损失,以实现可量产的多芯片堆叠技术(如图5)。

  2) 超薄芯片拾取:受限于芯片厚度,采用传统的顶针从芯片载膜(DAF)上剥离芯片,应力集中在只有1.5mil(38um)的芯片上,几乎成为了不可能完成的任务。因此,针对超薄芯片的拾取,专门的治具被开发出来。主要的功能是通过多步平台凸起将芯片从芯片载膜(DAF)上剥离。相比传统顶针,它将应力从点分散到面,从一步顶换改为多步顶。有效改善了超薄芯片的芯片隐裂问题。

  晶圆经研磨后厚度要求越来越薄,形变会导致晶圆无法继续后工序的作业,使得加工后的晶圆翘曲控制成为难题。通过SDBG和DBG,同时使用抛光工艺,释放晶圆表面应力,改善晶圆翘曲的情况。

  尽管目前的无尘车间级别已经达到1k级(微尘数量被严格控制在每立方米1000个以内),封装车间中的异物、颗粒物对于超薄芯片来说,在每个工序中都是很大的威胁。如下图6,异物或颗粒物落在芯片上,受到外力挤压的情况下,就会导致芯片隐裂。

  因此,在关键工序(芯片相关),增加了负压设备HEPA环境,从而避免异物或颗粒物落在芯片表面。针对机台加盖,起到了双重防护的作用。另外在芯片存放和运送中,使用指定料盒、推车和干燥柜。对指定料盒、推车和干燥柜加强定期清洗频率均可减少异物、颗粒物的影响。

  作为全球第三,中国大陆第一的芯片成品制造企业,长电科技始终对技术的研发和创新作为公司的重点发展战略,并取得一系列成果。长电科技拥有3200多项专利技术(截至2021年12月31日),荣获2020年度国家科学技术进步一等奖,在半导体产业中始终发挥着行业龙头,技术引领的作用。

  展望未来,长电科技将继续强化创新,在芯片行业不断向精益化发展的过程中,研发包括多芯片堆叠封装技术等芯片成品制造技术,优化产品质量,不断提升自身的技术能力和服务能力,从而促进整个行业的发展。

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